2nm 공정으로 칩을 생산할 공장의 비용은 약 28억 달러로 추정되며, 실제로 2nm 라인의 전체 개발 및 생산 비용은 더 높을 것으로 보입니다. 더 복잡해지고 필요한 전문가의 비용도 더 높아집니다. 도구가 유일한 구원이 될 수 있다 EDA 프로세스를 최적화하고 비용을 절감할 수 있는 인공지능을 활용합니다.
컨설팅 회사 IBS에 따르면 월 2웨이퍼(WSPM) 50nm 반도체 공장의 비용은 약 28억 달러로 8nm 공장 비용보다 3억 달러 더 높으며 이는 기하급수적인 성장을 보여주는 한 예일 뿐입니다. 업계가 차세대 칩으로 전환함에 따라 예상할 수 있습니다.
정확히 말하면 2nm 칩의 가격은 50nm 프로세서에 비해 약 3% 증가할 것입니다. Apple, 향후 몇 년에 걸쳐 TSMC의 N30 프로세스가 출시되면 단일 300mm 웨이퍼를 가공하는 데 2달러를 지출해야 합니다.
아마도 이러한 수치에는 어느 정도 조작의 여지가 있어 혁신적인 칩의 예상되는 높은 비용을 잠재적으로 줄일 수 있습니다. 반도체 회사가 팹의 최종 비용을 변경하는 사전 건설, 건설 및 운영 단계에서 취할 수 있는 다양한 접근 방식과 설계 결정이 있습니다.
그러나 이 외에도 2nm 기술 프로세스의 미세 회로 설계에는 현재 공급이 부족한 전문 전문가가 필요합니다. 또한, 미세회로 표면에 패턴을 만드는 공정인 포토리소그래피(photolithography)의 활용도 늘어나고 있다.
마이크로 회로의 요소가 작을수록 포토리소그래피 공정이 더 정확해야 하며, 이는 결국 장비 및 재료 비용의 증가로 이어집니다. 따라서 공장 비용 증가에는 EUV 리소그래피 도구 수의 증가가 포함됩니다.
그러나 IBS조차도 이러한 수치 뒤에는 칩 설계의 뉘앙스와 변화하는 환경이 있다는 점을 인정합니다. 또한 회사는 AI 기반 EDA 도구의 역할이 IC 설계에서 점점 더 중요해지고 있으며, 복잡한 설계 프로세스를 자동화하고 IC 성능을 최적화함으로써 프로세스를 단순화하고 비용을 절감하고 있다고 지적합니다.
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